NAND的新目标，1000层

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文章摘要

芯片行业正致力于将3D NAND闪存的堆栈高度在未来几年内提高四倍，从200层增加到800层或更多，以满足对内存的不断增长的需求。这一扩展将带来新的可靠性挑战，尤其是与高纵横比蚀刻和沉积相关的问题。尽管如此，NAND闪存行业已在过去十年中稳步增加堆栈高度，从2015年东芝推出的首个16芯片堆栈开始，这不仅提高了带宽和降低了延迟，还为堆叠其他类型的内存和逻辑芯片铺平了道路。

为了实现更多层的堆叠，业界正在探索多种方法。除了垂直扩展外，制造商也在考虑横向和逻辑扩展。逻辑缩放可以增加单个闪存单元中存储的位数，而横向缩放则减小单元之间的间距。此外，研究人员正在尝试将列一分为二，使单元总数增加一倍，从而在相同区域存储更多数据。

另一个容量提升的方法是将更多数据打包到单个单元中，即多层单元（MLC）、三层单元（TLC）和四层单元（QLC）技术，甚至正在研究每单元五层（PLC）和六级单元（HLC）。这些技术虽然提高了存储密度，但也带来了更复杂的算法和纠错挑战，可能影响性能。

在制造过程中，保持层均匀是一个关键优势，但随着层数的增加，钻孔变得更加困难，尤其是在高纵横比接近100:1时。层厚度的减小有利于增加层数，但同时也会增加电阻，损害性能。因此，研究人员正在探索使用电阻更低的材料，如钌或钼，以替代钨金属。

随着堆叠层数的增加，物理和热应力增大，给光刻和其他下游工艺带来更多挑战。蚀刻工艺必须极其均匀，以确保生产率不受影响。此外，蚀刻后的清洁和干燥也变得更加困难，需要使用超声波搅拌和超临界CO2等技术。

为了应对这些挑战，业界正在探索单晶通道技术，以改善栅极控制并维持读取电流。一种方法是从底部向上生长硅，另一种是从顶部结晶多晶硅。此外，还有CMOS下方阵列配置，将单元阵列放置在一个晶圆上，将其余的CMOS电路放置在另一个晶圆上，并通过混合键合结合在一起。

最后，为了增加层数，业界正在采用串堆叠技术，即构建一组可管理的层，然后将堆叠彼此复制，并在每层堆叠之间添加一层硅。这种方法可以组合更多层，而不会出现所有扩展的高纵横比问题，但需要多个步骤，增加了制造复杂性。

总的来说，NAND闪存改进涉及许多活动部件，包括改进高纵横比处理、PLC技术、单元架构改变和间距减小。最大的变化是转向双晶圆解决方案和堆叠串的重大架构转变。这些技术可以与其他容量提升一起出现，以满足业界对于更大容量NAND闪存芯片的需求。