0.7nm工艺，最新分享

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文章摘要

在过去二十年中，CMOS技术的发展不再仅仅依赖于摩尔定律所预测的尺寸缩放。2005年左右，Dennard缩放开始放缓，半导体行业开始探索其他技术创新以维持性能、功率、面积和成本的优势。这些创新包括晶体管级的材料和架构探索、标准单元级的设计技术协同优化以及3D集成技术实现的系统技术协同优化。

晶体管层面的短沟道效应促使行业从平面MOSFET过渡到FinFET，再到全栅(GAA)纳米片晶体管，这些架构创新使栅极重新获得对传导通道的静电控制。纳米片晶体管系列有望结合标准单元级创新，至少三代技术继续逻辑缩放路线图。互补FET（CFET）将成为下一个游戏规则改变者，通过将n和p沟道堆叠在一起，进一步减少面积。Imec预计将从A7节点开始引入CFET，将技术路线图至少延伸到A3代。

然而，即使在CFET晶体管时代，短过道效应也会再次使进一步的缩放变得复杂。晶体管栅极和通道长度的不断减少需要更薄的半导体沟道来限制电流流动的路径。2D半导体（尤其是过渡金属二硫属化物MX2）提供了机会，它们的原子排列在层状晶体中，单层厚度仅为约0.7nm，允许非常薄的沟道，同时保持相对较高的载流子迁移率。

2D材料集成带来了一系列挑战，包括沉积2D材料层的挑战、栅极堆叠集成和电介质沉积的挑战、低电阻源/漏接触的形成挑战、2D材料的掺杂挑战以及p型和n型FET CMOS技术应用的挑战。晶圆厂集成以及对提高可靠性和可变性的需求也是挑战之一。

Imec选择了不同的方式，将2D材料分阶段引入不太先进的节点和性能较低的设备中，以减少引入2D材料的工作量和预期成本。Imec正致力于在A7节点中首先引入基于2D MX2的设备，用于外围设备，如低压差稳压器和较低性能的电源开关。A3节点中的平面2D n和pFET也在开发中，预计逐步过渡到CMOS 2.0，这是一种范式转变，允许通过将混合集成引入计算片上系统(SoC)来释放摩尔定律的潜力。

尽管取得了进展，但仍需要取得一些突破，以弥合先进节点大批量制造的差距。解决与晶圆厂兼容的源极/漏极接触形成、可控掺杂以及MX2器件中CMOS的实现等问题需要行业领袖、大学团体和研究机构以及工具开发人员的共同努力。随着这些问题的解决，2D材料的前景一片光明，它们不仅承诺从A7开始推进逻辑扩展路线图，而且它们的特性还允许将应用领域扩展到逻辑之外，如嵌入式DRAM应用、概率计算甚至机器学习应用。