更大的光罩，要来了？

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文章摘要

High NA EUV光刻技术的应用面临电路拼接和掩模尺寸的挑战。曝光场之间的电路拼接对高数值孔径（0.55）EUV的设计、良率和可制造性提出了严峻考验。替代方案是将6×6英寸掩模版改为6×11英寸，从而消除拼接问题，但这需要几乎完全更换掩模制造基础设施。现代多核SoC的片上内存越来越大，难以保持在光罩极限内，193nm浸没式和EUV光刻的面积为26平方毫米，而High NA的光罩面积会缩小到该尺寸的一半。将中介层纳入封装中允许晶圆厂将设计拆分为芯片，但中介层仍须适合标准场大小，由光罩尺寸（6×6英寸）决定，光刻扫描仪会将其缩小4倍（最大为676平方毫米）。对于High NA EUV，该场要小一半，这也会使EUV工具的吞吐量减半，结果是每两次曝光的图案都必须拼接在一起。

拼接技术对良率和设计的影响显著。IBM研究员Christopher Bottoms指出，将多个光罩拼接成单一设计正成为跨多种光刻工艺的重要难题。High NA曝光中，入射光以较小角度照射到光罩上，EUV光学元件的反射性可能导致入射光与折射光发生干扰。新思科技的Zachary Levinson解释，High NA系统使用变形镜头来避免这个问题，在一个方向上缩小4倍，在另一个方向上缩小8倍，但这种解决方案会将标准6×6英寸光罩的曝光范围减半。将单个电路层分割到多个光罩上会立即引发良率问题，尤其是对于尺寸本身就极具挑战性的关键层。Levinson估计，2nm的掩模间套刻误差将导致图案关键尺寸至少出现10%的误差。

曝光工具拼接对良率的影响不容忽视。先进的光刻技术依赖于各种校正，以确保角落、线端和其他特征的精确印刷。两个掩模版的辅助特征必须精心放置，以避免相互干扰。任何跨越两个掩模版边界的晶圆特征都将由两条不同的线段组装而成。为了将两者组合成单个连续的光刻胶特征，两个掩模版的设计必须同时考虑两个线端之间的重叠以及它们与两个掩模版边界的相互作用。EUV掩模版包含一个黑色边框，该边框蚀刻贯穿构成掩模空白的多层堆叠，防止杂散反射进入相邻的曝光场，但也会导致应力松弛，扭曲紧邻的多层结构。西门子EDA公司的徐东波及其同事发现，在缝合边界附近，光刻胶线往往会变窄或变宽，具体取决于重叠程度。接触孔的结果甚至更糟，要么是重复的孔，要么是椭圆形的孔。

缝合感知设计对性能的威胁需要谨慎处理。加州大学洛杉矶分校研究员Sagar Jain提出，最简单的解决方案是将电路特征完全排除在边界区域之外。否则可能跨越边界的线路可以布线到全场层，穿过禁区，然后再返回。但半场层和全场层之间的覆盖已经很有挑战性，未对准的过孔可能会威胁产量，受影响的电线长度的增加将影响性能。在最坏的情况下，单核设计的最大频率可能会降低3%，功耗会增加3%。在多核设计中，电路宏可能需要几个变体，有或没有禁区交叉，这增加了设计和验证的复杂性。Synopsys的Yongchan Ban和他的同事模拟了许多不同的拼接感知设计优化，所有这些优化都是为了减少跨越拼接边界的线路数量。第一个也是最简单的一个可以防止逻辑块跨越边界分裂。接下来，该设计将相关的I/O端口彼此靠近放置，并放置在同一个半场内。这两个选项减少了受分割影响的信号路径数量，而I/O端口的集群化也缩短了整体线路长度。避免将标准单元放置在边界附近，进一步减少了边界交叉。总体而言，这些优化将拼接面积损失降低到0.5%以下，性能下降降低到0.2%左右。

更大的光罩尺寸虽能消除拼接问题，但设备成本更高。HJL光刻公司总裁Harry Levinson估计，将曝光场减半可能会导致产量降低高达40%，具体取决于设计。此外，产量成本的很大一部分源于场间扫描的开销。如果曝光场数量增加一倍，则扫描器的扫描次数也必须增加一倍。提高光源功率或光刻胶灵敏度的影响相对较小。英特尔副总裁Frank Abboud建议，增加光罩尺寸可以同时解决拼接和吞吐量挑战。ASML目前的EUV平台设计可以容纳6×11.2英寸的光罩，而无需改变光学元件。Mycronic已经为平板显示器行业生产光罩写入工具，并准备最早于明年推出6×11英寸光罩写入器的原型。然而，光罩尺寸的变化将影响掩模车间的所有设备，从用于制造空白掩模的沉积和检测设备，到用于吸收层图案化的抗蚀剂涂层和显影设备。莱文森统计了14种不同的设备将发生变化。即使是热衷于更大掩模尺寸的阿布德也承认，这会使一些设备的成本翻倍。D2S首席执行官Aki Fujimura表示，EUV掩模版的制作是一项尤其艰巨的挑战，面积翻倍将使本已严峻的应力管理和缺陷控制挑战雪上加霜。虽然从技术和产量的角度来看，6×11英寸掩模版显然是更好的选择，但业界对其成本仍持怀疑态度。Abboud指出，1nm技术将是一个潜在的切入点，因为无论如何，许多工具都需要升级才能满足该节点的要求。