英特尔关键一战：18A工艺，细节全面披露

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文章摘要

英特尔在VLSI 2025研讨会上公布了18A（1.8纳米级）制造工艺的详细技术方案，标志着其制程技术首次具备与台积电尖端节点正面对抗的能力。18A工艺在功耗、性能和面积（PPA）方面实现显著突破：密度提升30%，性能提高25%，功耗降低36%。该节点采用第二代RibbonFET环栅晶体管和PowerVia背面供电网络两大核心技术，首款应用产品Panther Lake CPU将于2024年下半年量产。

RibbonFET晶体管通过四条纳米带结构和八种逻辑阈值电压配置，实现了对驱动电流和功耗的精准调控。测试数据显示，该结构在0.75V低电压下仍能保持18%的速度提升和38%的能耗降低。与Intel 3工艺相比，18A的SRAM位单元尺寸缩小至0.021µm²，密度达到31.8Mb/mm²，与台积电N5/N3E节点持平，但略逊于即将量产的N2工艺。

PowerVia技术将电源布线迁移至芯片背面，带来多重优势：晶体管密度增加8%-10%，金属层阻容性能提升12%，电压下降降低达10倍。可靠性测试表明，该技术通过275小时高加速应力测试和1000小时高温老化试验，在SRAM阵列中保持稳定的最小工作电压。制造流程方面，18A采用单次EUV光刻技术简化M0-M2层图案化，减少掩模数量并降低20%的生产成本。

针对不同应用场景，18A提供高性能（180CH）和高密度（160CH）两种标准单元库。值得注意的是，该工艺电压支持范围调整为0.4V-1.1V，虽取消1.3V支持可能影响极限性能，但通过背面供电和新型MIM电容器弥补了电源稳定性。技术文档显示，18A在0.75V电压下运行Arm核心子模块时，较Intel 3实现28%的面积缩减。

英特尔已披露下一代14A节点的路线图，计划2027年风险生产。14A将采用PowerDirect供电网络和RibbonFET 2晶体管，预计PPA指标较18A再提升15%-20%。新增的Turbo Cells技术通过可调纳米带宽度配置，专门优化CPU/GPU关键路径性能。该节点提供高/中/短三种标准单元库，其中双高库设计在保持密度的同时提升驱动电流，为解决芯片时序瓶颈提供新方案。

制程技术的演进仍面临实际量产验证的挑战。尽管18A在纸面参数上已具备竞争力，但英特尔需要证明其良率控制和产能爬坡能力能够匹配台积电的成熟体系。14A节点引入的直接触点供电和更宽阈值电压范围，预示着半导体制造正在向3D集成和异构计算方向深度发展。