台积电2nm，全部细节披露

33 0 0

文章摘要

在IEDM会议上，台积电展示了其2nm平台技术，该技术采用节能纳米片晶体管和互连，并与3DIC共同优化，适用于AI、HPC和移动SoC应用。台积电先进技术研发副总裁Geoffrey Yeap博士介绍了这项尖端的2nm CMOS平台技术（N2），专为节能计算而开发。自2023年第一季度生成式AI取得突破以来，AI与5G先进移动和HPC在半导体行业中引发了对节能逻辑技术的巨大需求，N2技术满足了这一需求。

N2技术从28nm到N2的计算能效提升了140倍以上，提供了比3nm节点更佳的节点优势，速度提升了15%，功耗降低了30%，芯片密度提高了1.15倍以上。N2平台技术配备了新的铜可扩展RDL互连、平面钝化和TSV，与台积电的3DFabric技术进行了整体优化，实现了目标AI/移动/HPC产品设计的系统集成/扩展。

N2已成功满足晶圆级可靠性要求，并通过了1,000小时的HTOL认证，具有高良率256Mb HC/HD SRAM和由CPU/GPU/SoC块组成的逻辑测试芯片（>3B门）。N2目前处于风险生产阶段，计划于2025年下半年实现量产。N2P是N2的5%速度增强版，具有完全的GDS兼容性，目标是在2025年完成认证，并于2026年实现量产。

N2 NanoFlex技术架构通过系统技术协同优化（STCO）与智能缩放功能相结合，而不是蛮力设计规则缩放，后者会大幅增加工艺成本并无意中导致关键产量问题。N2 NanoFlex标准单元创新不仅提供纳米片宽度调制，还提供多单元架构所期望的设计灵活性。N2提供了短单元库，以节省面积和功耗，选择性使用高单元库元素可以提高频率以满足设计目标。凭借6个Vt产品，跨越200mV，N2提供了前所未有的设计灵活性，可以以最佳逻辑密度满足各种节能计算应用。

在0.5V-0.6V的低Vdd范围内，N2纳米片技术的性能/瓦特比FinFET好得多。通过工艺和设备的持续改进，重点放在低Vdd性能/瓦特的提升上，从而在0.5V操作下将速度提高20%，待机功耗降低75%。N2 NanoFlex与多Vt相结合，提供了前所未有的设计灵活性，以最具竞争力的逻辑密度满足各种节能计算应用的需求。

Geoffrey详细介绍了SRAM、逻辑测试芯片以及认证和可靠性。N2技术平台为未来的创新带来了许多新功能。